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16Mb: 1 Meg x 16 Async/Page/Burst CellularRAM 1.0 Memory
Bus Operating Modes
tions, any disabled bytes will not be transferred to the RAM array and the internal value
will remain unchanged. During an asynchronous WRITE cycle, the data to be written is
latched on the rising edge of CE#, WE#, LB#, or UB#, whichever occurs first.
When both the LB# and UB# are disabled (HIGH) during an operation, the device will
disable the data bus from receiving or transmitting data. Although the device will seem
to be deselected, it remains in an active mode as long as CE# remains LOW.
Figure 11:
Refresh Collision During READ Operation
C LK
V IH
V IL
A[19:0]
ADV#
C E#
OE#
WE#
LB#/UB#
WAIT
V IH
V IL
V IH
V IL
V IH
V IL
V IH
V IL
V IH
V IL
V IH
V IL
V OH
V OL
VALID
ADDRE SS
Hi g h-Z
DQ[15:0]
V OH
V OL
D[0]
D[1]
D[2]
D[3]
A dd itional WAIT states inserte d to allow refresh c ompletion.
UNDEFINED
DON’T C ARE
Note:
Non-default BCR settings: Latency code two (three clocks); WAIT active LOW; WAIT
asserted during delay.
PDF: 09005aef81cb58ed/Source: 09005aef81c7a667
16mb_burst_cr1_0_p23z_2.fm - Rev. H 4/08 EN
16
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